Load Transient Response
暫態（transient）的定義為：「僅能維持一段短暫時間的事和物」。但隨著微處
理器工作速度和電流需求量的升溫，負載電流發生暫態變化時，穩壓器要在限定範圍內維
持輸出電壓的能力，就成為一個難以擺脫的困擾。典型CPU 晶片對電源規範的要求，是
即便負載電流在幾百奈秒（ns）內發生20 或30 安培的變化，電壓仍然可以保持穩定，
要能夠達成這個性能指標是一件非常了不起的創舉。
暫態響應可能是電子電壓調節裡最難理解的概念之一。筆者在數年前的一個會議中聽
到另一家知名半導體廠商的市場主管提出一個並不正確的陳述--他表示「敝公司新推出的
穩壓器，速度快到可以讓用戶不再需要電容﹗」。
但事實上，當負載瞬間改變時（無論這個穩壓器有多快），電容依然是必要的。
總而言之，用戶必須充分理解暫態響應和它的工作原理，才能掌握從何處投入資金才
能提升系統性能，以及在不犧牲暫態的情況下節省成本。
▲圖1：典型的穩壓器。
■ 電壓調節
幾乎所有的電子電路都需要一個穩定的電壓源，其可維持在限定的誤差範圍內，以
確保正確運作（典型的CPU 電路只允許公稱電壓 （nominal voltage） 的最大誤差
不超過±3％）。此固定電壓由某些穩壓器負責供應（圖1）。
透過電阻分壓器自動檢測輸出電壓，誤差放大器不斷調整電流源，以維持輸出電壓在
公稱電壓範圍內保持穩定。穩壓器必須能夠在負載電流需求量從零上升到滿載（大約為
20A 或更多）時，保持輸出電壓恆定。當負載電流需求量緩慢變化時很容易做到這一點，
但如負載電流〝階躍（step）〞很快的話，穩壓器將無法提供完全穩定的輸出電壓。
瞭解負載瞬間變化的關鍵點︰
1.穩壓器扮演驅動負載的壓控電流源（透過輸出端的電壓回授對電流源進行調節）
的角色。由於穩壓器的電流源永遠不可能在零時間內作出變化，因此可以得出結論－如果
用戶使負載電流的變化速度超過穩壓器的響應速度，輸出電壓將會發生變化。
2.在穩壓器的控制迴路對負載變化進行調整的時間間隔，負載電流變化（在先前的
穩態值和新的負載電流之間）的唯一來源是輸出電容。因此，不管用戶喜歡與否，都必須
加入輸出電容，以便在負載瞬間變化時維持輸出電壓恆定。系統規範規定了此時必須使用
電容的數量和種類。
3.穩壓器的速度當然是越快越好。穩壓器的控制迴路響應速度越快，在迴路糾正暫
態前輸出電容上的電壓變化越小。因此可以看出，越快的穩壓器意味著在獲得同等“負載
調節誤差範圍”的情況下能夠採用更小的輸出電容（節省了成本）。
■負載瞬間變化
為了瞭解負載暫態的工作，接下來本文將利用範例分析，當負載電流需求量接近於零
的時間內，從IL1 變化到更大值（IL2）時發生負載暫態的情形。在暫態之前，穩壓器正
處於穩態工作，此時IREG＝IL1，並且輸出電容沒有向外部電路輸出電流。
▲圖2：電流遞增負載暫態的發生
穩壓器的電流源（IREG）不能立即發生變化，因此在〝t＝0+〞；時刻（也就是負
載電流增加到IL2 的瞬間），IREG＝IL1。透過簡單節點分析得出，此時電流源需要輸
出電容︰
ICOUT＝IL2－IL1
COUT 將繼續提供電流直到控制迴路把IREG 提升到IL2 為止。在COUT 必須提供電
流的期間，隨著電容放電，它兩側的電壓將會降低。電容的ESR（等效串聯電阻）和ESL
（等效串聯電感）同樣也會使COUT 兩側的電壓降低，如（圖2）所示。
輸出電壓暫態響應
所有的電容都含有等效串聯電阻（ESR）和等效串聯電感（ESL），二者都會對暫態
響應產生明顯的影響。在一個遞增的電流負載變化過程中看到的輸出電壓類似（圖3）中
所顯示的︰
▲圖3：負載階躍上升後的VOUT。
ESL 導致電容兩側的電壓下降，該電壓震幅取決於負載暫態的上升時間︰負載變化
越快，ESL 在輸出電壓波形上產生的〝尖峰〞就會越大。該尖峰在時間上很窄，這是因為
電感僅產生一個電壓以回應變化中的電流，這可以透過下面的公式得出︰
V＝L di/dt
當負載電流達到新值（IL2）時，ESL 的電壓尖峰也就結束了。負載電流暫態的上升
時間越短，電感的影響也就越大。大容量陶瓷電容的ESR 和ESL 都很低，它們通常用在
設備的終端處，而這些設備對快速上升的負載暫態有相對的要求。
不管電容提供電流還是吸收電流（用波形上的〝ESR 階躍〞表示），輸出電容的
ESR 都會導致電壓降低。尤其要注意的是，這裡的〝ESR 階躍〞是指負載暫態時調節輸出
端的DC 電壓變化。這意指著當針對調節電壓所必須滿足的最大允許〝電壓誤差範圍〞進
行設計時，ESR 成為一個關鍵性的考慮元素。
在穩壓器的電流源被控制迴路調整到新值前的時間間隔內，ESR 兩側的分壓降低了
輸出電壓（這段時間內COUT 放電電荷量也會相對減少）。
既然這些元素導致調節後的輸出電壓降到額定值以下，那麼輸出電壓到誤差放大器的
回授量使得電流源IREG 充分開啟，從而迫使輸出電壓返回到公稱電壓。輸出電壓將上升
並過衝超過額定值，此時迴路繼續進行調節，輸出電壓將被調整下降。這種情況下，迴路
的行為非常精確地反映了相位容限（迴路穩定度）。一個經過良好補償且相位容限大於
40 度的線路，將產生一個迅速消失的瞬間變化，而且該變化中僅包含一個大的偏移如
（圖3）所示。相對較小的相位容限會在線路的建立行為上產生額外的〝振鈴週期（ring
cycle）〞。（圖3）中的波形顯示了一個穩定性方面的〝最佳狀況〞描述，但它並非一
般情況。
當控制迴路到達一個新的穩態（此時穩壓器的電流源提供的電流是IL2）時，輸出電
容再次停止向電路提供電流。
遞增／遞減的負載暫態不對稱之因
負載暫態有兩種型態︰負載電流突然增加，或者降低。前面的例子表明當負載電流突
然增加時，輸出電壓如何發生變化。下面的例子將探討當負載電流突然降低時，會發生什
麼情況（圖4）︰
▲圖4：電流遞減負載暫態的發生。
在這個例子中，負載電流突然從IL1 降低到IL2。由於IREG 不能立即由IL1 下降
到IL2，它必須繼續供應IL1 大小的電流。接著因為負載現在吸收更少的電流，輸出電
容必須吸收IL1 和IL2 之間的差值，將迫使COUT 兩側的電壓升高。
如果負載電流迅速下降，它將在ESL 兩側產生一個電壓尖峰，而且經過ESR 流入
COUT 的電流也將導致一個ESR〝階躍〞（圖5）。在尖峰過後，隨著電容從吸收電流
（IL1－IL2）中充電，COUT 兩側的電壓將會升高。
▲ 圖5：負載突然下降時的VOUT。
由於VOUT 升高到額定值以上，最後將導致控制迴路關閉（或減小）電流源IREG。
但因為大多數穩壓器都無法將電流吸收到它們的輸出端，VOUT 只能按照COUT 向負載的
放電速度再次降到額定值（在IREG 被減小或者關閉以後）。一旦VOUT 下衝到額定值，
控制迴路將試著重新開啟IREG 並使輸出迅速回轉上升，以致這個循環不斷重複直到新的
穩定狀態條件。此時因為IREG 等於IL2，COUT 將再次沒有電流流入。
負載遞減暫態的建立時間通常大於負載遞增暫態的建立時間，這是因為前者在COUT
把過剩電壓放電給負載階段時花費了更多的時間︰既然負載電流需求量有所降低，那麼電
容的放電速度就變得更加緩慢。負載遞增暫態把它的大部分時間都用在使COUT 回轉上升
方面，同時穩壓器在該模式下提供了最大電流（通常大於額定輸出電流）。與向負載放電
時的遞減相比，當被上述大電流以正方向驅動時，COUT 兩側的電壓（也就是調節輸出電
壓）將會變化得更快。
這表示在大多數狀況下，對於負載從額定電流的20％階躍上升到80％的暫態來
說，其輸出電壓重新建立到額定值的速度大於從額定負載電流的80％階躍下降到20％的
負載暫態。即使總負載電流變化相同，建立時間（以及波形的形狀）也將呈現出很大差
異。
■最佳暫態響應
最佳的暫態響應，其實是系統設計界限考量的結果，其相關的結論如下各點：
1.要把資金用在刀口上－大容量陶瓷電容是世界上用來降低暫態的最佳電容。大多
數主機板設計上都放置了大量的陶瓷電容（容量可達22uF），這些電容直接安裝在設備
的IC 引腳上，加電後可以抑制暫態。大容量陶瓷電容通常具有的ESR 阻值低到毫歐姆
級，同時ESL 的數值也很低。沒有其它類型的電容能夠同時為ESR 和ESL 提供像這種等
級的性能（儘管電解電容可以提供極低的ESR）。
2.需要在附近提供一個電荷庫－陶瓷電容所能提供的電容大小有實際限制，因此通
常用靠近它們的電解電容對陶瓷電容進行備份，這些電解電容能夠在最初的負載暫態變化
後對負載提供支援。過去在這方面經常使用鉭質電容，現在因為安全方面的考量已經避免
使用該物質。三洋公司的OSCON 和POSCAP 以及松下公司的SP 電解電容都是具有極低
ESR 的高容量電容。
3.廉價的大容量電容－通常在穩壓器的輸入端使用大容量、低成本、同時具有高
ESR 的鋁電解質電容。原因在輸入端可以忍受高ESR 的電容，這是由於ESR 引起的〝電
壓階躍〞並不直接影響調節後的輸出電壓，相反的，它被穩壓器的〝線性調整〞功能所抑
制，該功能通常在穩壓器的輸入端對DC 變化提供高達60∼ 80dB 的衰減。
4.穩壓器頻寬－具有較大迴路頻寬的穩壓器可以對變化負載進行更快速的調節，同
時可以減少輸出端大容量電容的數量，這可透過穩壓器在暫態發生後不久吸收儲存於高容
量輸入電容中的電荷來實現。一般來說，線性穩壓器的速度經常明顯快於開關的速度，這
是因為線性穩壓器的單位增益頻寬可以大於500kHz（儘管耗電方面的有所限制，許多新
型處理器晶片的高負載電流需求量依然要求使用開關轉換器）。一項永遠正確的結論是，
速度越快意謂著成本也就越高，而且在人意料之中的是－這都會需要增加大電流穩壓器的
頻寬。
星期二, 9月 04, 2012
Load Transient Response
DAB 概論:什麼是數位音訊廣播？
DAB 概論:什麼是數位音訊廣播？
數位音訊廣播﹝簡稱DAB﹞是一項新的廣播傳輸技術，同時也是一項有別於傳統所熟知的AM、FM 的廣播技術，它可以透過衛星或地面發射站，以發射數位訊號來達到廣播之目的，以其具有CD 音質之傳輸技術，建構了第三代廣播新紀元，同時又能以數據訊號傳輸各項資訊，無疑是未來台灣廣播之新利器。
數位音訊廣播的發展源起：
數位音訊廣播起源於德國，1980 年德國開始發展研究數位音訊廣播，並在1985年於慕尼黑近郊進行數位音訊廣播之研究與實驗，到了1987 年以德國、英國、法國、荷蘭、丹麥‧‧‧等國所組成的EUREKA 聯盟(European Research Coordinating Agency)，共同制定了DAB 的規格，稱為Eureka-147。因此，歐洲各國在DAB的發展上可說居於承先啟後的地位，例如在1992 年試播的瑞典、1994 年試播的法國、挪威、芬蘭等，但真正將DAB 帶入數據廣播紀元﹝Age of Digital Radio﹞，則屬於1995 年9 月27 日同時提供正式DAB 服務的英國BBC 電台與瑞典SR 電台。同時根據EuroDab Forum 稍早的估計，到1997 年歐洲將有超過一億人口收聽DAB。而1990 年4 月在美國亞特蘭大舉行的NAB (NATIONAL ASSOCIATION OF BROADCASTERS)年會中，EBU (European Broadcasting Union)正式發表Eureka-147 的數位音訊廣播系統，也引爆了廣播傳輸技術的大戰，令美國廣播業界產生相當大的震撼，隨即在同年8 月規劃出新的DAB 規格(InBand)。時
至今日，DAB 在美國也逐漸成為廣播新主流，同時也將在公元2000 年後影響人類的生活。
為什麼要發展DAB？
首先我們要來看現有的類比傳輸廣播技術，以我們所熟知的AM、FM 為例，國內的廣播技術遭遇以下缺點：
1 聲音品質低落
2 射頻易受干擾
3 快速移動時不利接收
4 發射功率影響廣播品質
5 副載波無法配合廣播電台提供資訊服務
以上乃以國內現況分析，當然國際間考慮發展DAB 的因素不盡相同，但為了提昇廣播服務的品質，以現有類比傳輸技術，針對上述因技術、法規、環境所造成的不利因素，台灣確實需要一個新的傳播技術來解決廣播媒體所遭遇的困境。那麼DAB 究竟有哪些優勢，成為新世紀的選擇：
1 抗外來干擾因素
2 不受電波傳輸衰弱影響
3 快速移動時接收不受影響
4 發射音質達到CD 水準
5 發射功率低
6 可同時傳送六個CD 音質的立體聲節目，或同時傳送數位服務資訊。
7 具顯示幕( Display )可讀取各項圖文
8 發射頻寬被充分使用
因此我們可以發現，DAB 的優點極適合地小人稠的台灣都會發展，加以這幾年國際間各數位廣播電台的開播，都正面的認為DAB 所具有的用途較傳統廣播優良，並且其較大的涵蓋範圍﹝Eureka-147 Transmission System Parameter I 的模式可達半徑96 公里﹞帶來更高的附加價值，更由於可提供多樣化的資訊服務(如節目伴隨資訊,電子報紙,電子購物,旅遊報導,股市資訊,圖像傳送,交通訊息,交通時刻表,天氣預報,警報預警,呼叫功能,DGPS.)，可促進業界良性競爭，使聽眾成為最大贏家。
Eureka-147 的傳輸模式
基本上DAB 在地面的傳輸方式上，有EUREKA-147 及In-BAND 兩大主要系統，由於國際間主要的發展技術，與現有媒體成功且成熟的實際運用，加上目前中國大陸以及台灣都將使用EUREKA-147 的系統規範，以下就文圖來了解其傳輸方式。
AUDIO & DATA 經過音訊編碼(AUDIO ENCODER)與資料整合(PACKET MUX)處理過後的資料訊號經過通路編碼(CHANNEL CODER)，然後分別傳送到主要服務多工器(MSC MULTIPLEXER)整合為高速數據；另一方面服務訊息(SERVICE INFORMATION)與多工訊息(MULTIPLEXER INFORMATION)經過快速訊息通道(FIC)，與來自主要服務多工器的訊號一起進行第二次的傳輸多工(TRANSMISSION MULTIPLEXER)，再將訊號經過正交分頻器(OFDM)多工調變之後，將訊號輸入射頻系統完成廣播目的。
數位廣播技術標準規範
歐洲數位廣播的標準規範稱為Digital Audio Broadcasting(DAB) ，而在美國則稱之為Digital Audio Radio(DAR or DARS for satellite DAR) ，另外又被國際電信聯盟(International Telecommunication Union(ITU)),etc.)稱之為Digital Sound Broadcasting(DSB)。
從上面各種不同的稱呼看來，不難了解其標準規範有如目前兩岸有欲統一天下的歐規EUREKA-147 系統，以及多樣化的美規IN BAND(分為IBOC-IBAC-IBRC、FMDigital、FMeX 等幾類傳輸方式)，看來二者並存是勢在必行了。
EUREKA-147 的主要技術
在EUREKA-147 的傳輸技術中，其重點技術乃在Coded Orthogonal Frequency Division Multiplexing(COFDM)正交分頻多工處理技術，它使用了一個1.536MHz，的頻寬通道，並提供4 種廣播可以同時提供最多6 組音訊及資訊選台，每一個選台使用2304kbit/s 的數據處理等級，利用分割技術處理音訊及資訊的傳輸播送，但對較高的音樂選台，則可使用不分割虛理的方式，透過MUSICAM(MPEG Layer Ⅱ)來達到音質確保的目的，而資訊則可以封包或資料流方式傳輸。而經過多工處理後得到以下幾種組合:
(1) 5 audio programs using 256 kbit/s each with a protection level P4, with about 58 kbit/s of raw capacity left for ancillary or other data programs;
(2) 6 audio programs using 192 kbit/s each with a protection level P3, with about 45 kbit/s of raw capacity left for ancillary or other data programs;
(3) 2 audio programs using 256 kbit/s each with a protection level P3 AND 3 audio programs using 192 kbit/s each with a protection level P3, with about 150 kbit/s of raw capacity left for ancillary or other data programs;
(4) 18 audio programs using 96 kbit/s each with a protection level P5;
(5) 1 data program using 1824 kbit/s;
至於在訊號發射部份，目前採用BANDⅢ以及L-BAND 兩個頻帶，發射時利用保護頻帶(GUARD-INTERVAL)及交錯碼(INTERLEAVE)方式避免因都卜勒效應所造成的選擇性衰落與訊息碼干擾，所以不會像FM 有同頻干擾的問題產生。
國內DAB 廣播之發展趨勢
為因應廣播數位化之全球發展趨勢及國內廣播界、產業界之需求，交通部電信總局自八十九年三月一日核准試播(開播後至九十年十二月三十一日止)信號標準採已商業化之歐規Eureka- 147 系統,政府相關單位先期進行數位音訊廣播(DAB)試播實驗，以供我國選定數位音訊廣播(DAB)標準之參考，並加速國內技術累積及市場形成，使我國廣播事業早日邁向數位化時代，以順應３Ｃ數位化科技整合潮流，增進人民的福祉。預計十年內DAB 收音機之普及率將可達25%.
台灣目前DAB 試播之頻道
全區
11C(220.352MHz) 中廣
11D(222.064MHz) 中央,復興, 警廣,教育
北區
10B(211.648 MHz) 台北之音,人人,港都
10C(213.360 MHz) 台北愛樂,亞洲
10D(215.072 MHz)飛碟
中區
10C,10D真善美,台灣,全國,大苗栗
南區
10B,10C,10D正聲,南台灣之聲,台灣,港都,高屏,大眾
Digital Audio Broadcasting by Frequency Spectrum
a. Eureka-147 Band I: 47-68MHz (ch.2A-4D) x12ch.
Band II: 87.5-108MHz (no use)
Band III: 174-240MHz (ch.5A-13F) x38ch.
L Band: 1452-1492MHz (ch.LA-LW) x23ch.
S Band: 2310-2360MHz/USA&India, 2535-2655MHz/Asia.
b. IBOC: 87.5-108MHz, 520-1710KHz
c. DRM: < 30MHz
d. ISDB: for Japan 90-108MHz & 170-222MHz.
EMI控制技術
現有的系統級EMI控制技術包括：1.將電路封閉在一個FARADAY（法拉第）盒中（注意包含電路的機械封裝應該密封）來實現EMI遮罩；2.在電路板或者系統的I/O埠採取濾波和衰減技術來實現EMI控制；3.實現電路的電場和磁場的嚴格遮罩，或者在電路板上採取適當的設計技術嚴格控制PCB走線和電路板層（自遮罩）的電容和電感，從而改善EMI性能。
一般來說，越接近EMI源，實現EMI控制所需的成本就月小。PCB的積體電路晶片是EMI最主要的能量來源，因此如果能夠深入瞭解積體電路晶片的內部特徵，可以簡化PCB和系統級設計中的EMI控制。
EMI的來源
數位積體電路從邏輯高到邏輯低之間的轉換或者從邏輯低到邏輯高之間的轉換過程，輸出端產生的方波信號頻率並不是導致EMI的唯一頻率成分。該方波中包含頻率範圍寬廣的正弦諧波分量，這些正弦諧波分量構成工程師所關心的EMI頻率成分。最高的EMI頻率也稱為EMI發射帶寬，它是信號上升時間而不是信號頻率的函數。計算EMI發射帶寬的公式為：
F=0.35/Tr，其中：F是頻率，單位是GHz；Tr是單位為ns（納秒）的信號上升時間或者下降時間。
從上述公式不難看出，如果電路的開關頻率為50MHz，而採用的積體電路晶片的上升時間是1ns，那麼該電路的最高EMI發射頻率將達到350MHz ，遠遠大於該電路的開關頻率。而如果IC的上升時間為500ps，那麼該電路的最高EMI發射頻率將高達700 MHz。眾所周知，電路中的每一個電壓值都對應一定的電流，同樣每一個電流都存在對應的電壓。當IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時，這些信號電壓和信號電流就會產生電場和磁場，而這些電場和磁場的最高頻率就發射帶寬。電場和磁場的強度以及對外輻射的百分比，不僅是信號上升時間的函數，同時也取決於對信號源到負載點之間信號通道上電容和電感的控制的好壞，在此，信號源位於PCB板的IC內部，而負載位於其他的IC內部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關注IC晶片自身的電容和電感，同樣需要重視PCB上存在的電容和電感。
當信號電壓與信號回路之間的耦合不緊密時，電路的電容就會減小，因而對電場的抑制作用就會減弱，從而是EMI增大；電路中的電流也存在同樣的情況，如果電流同返回路徑之間耦合不佳，勢必加大回路上的電感，從而增強了磁場，最終導致EMI增加。換句話說，對電場控制不佳通常也會導致磁場抑制不佳。用來控制電路板中電磁場的措施與用來抑制IC封裝中電磁場的措施大體相似。正如同PCB設計的情況，IC封裝設計將極大地影響EMI。
電路中相當一部分電磁輻射是由電源匯流排中的電壓瞬變再成的。當IC的輸出級發生跳變並驅動相連的PCB線為邏輯“高”時，IC晶片將從電源中吸納電流，提供輸出級所需的能量。對於IC不斷轉換所產生的超高頻電流而言，電源匯流排始於PCB上的去耦網路，止於IC的輸出級。如果輸出級的信號上升時間為1.0ns，那麼IC要在1.0ns這麼短的時間內從電源上吸納足夠的電流來驅動PCB上的傳輸線。電源匯流排上電壓的瞬變取決於電源匯流排路徑上的電感、吸納的電流以及電流的傳輸時間。電壓的瞬變由下面的公式多定義：
V=Ldi/dt，其中：L是電流傳輸路徑上電感的值；di表示信號上升時間間隔內電流的變化；dt表示電流的傳輸時間（信號的上升時間）。
由於IC管腳以及內部電路都是電源匯流排的一部分，而且吸納電流和輸出信號的上升時間也在一定程度上取決於IC的工藝技術，依次選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個要素。
IC封裝在電磁干擾控制的作用
IC封裝通常包括：矽基晶片、一個小型的內部PCB以及焊盤。矽基晶片安裝在小型的PCB上，通過綁定線實現矽基晶片與焊盤之間的連接，在某些封裝中也可以實現直接連接。小型PCB實現矽基晶片上的信號和電源與IC封裝上的對應管腳之間的連接，這樣就實現了矽基晶片上信號和電源節點的對外延伸。貫穿該IC的電源和信號的傳輸路徑包括：矽基晶片、與小型BCB之間的連線、PCB走線以及IC封裝的輸入和輸出管腳。對電容和電感（對應於電場和磁場）控制的好壞在很大程度上取決於整個傳輸路徑設計的好壞。某些設計特徵將直接影響整個IC晶片封裝的電容和電感。
首先看矽基晶片與內部小電路板之間的連接方式。許多的IC晶片都採用綁定線來實現矽基晶片內部小電路板之間的連接，這是一種在矽基晶片與內部小電路板之間的極細的飛線。這種技術之所以應用廣泛是因為矽基晶片和內部小電路板的熱脹係數(CTE)相近。晶片本身是一種矽基器件，其熱脹係數與典型的PCB材料(如環氧樹脂)的熱脹係數有很大的差別。如果矽基晶片的電氣連接點直接安裝在內部小PCB上的話，那麼在一段相對較短的時間之後，IC封裝內部溫度的變化導致熱脹冷縮，這種方式的連接就會因為斷裂而失效。綁定線是一種適應這種特殊環境的引線方式，它可以承受大量的彎曲變形而不容易斷裂。
採用綁定線的問題在於，每一個信號或者電源線的電流環路面積的增加將導致電感值升高。獲得較低電感值的優良設計就是實現矽基晶片與內部PCB之間的直接連接，也就是說矽基晶片的連接點直接粘接在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應該具有極低的CTE。而選擇這種材料將導致IC晶片整體成本的增加，因而採用這種工藝技術的晶片並不常見，但是只要這種將矽基晶片與載體PCB直接連接的IC存在並且在設計方案中可行，那麼採用這樣的IC器件就是較好的選擇。
一般來說，在IC封裝設計中，降低電感並且增大信號與對應回路之間或者電源與地之間電容是選擇積體電路晶片過程的首選考慮。舉例來說，小間距的表面貼裝與大間距的表面貼裝工藝相比，應該優先考慮選擇採用小間距的表面貼裝工藝封裝的IC晶片，而這兩種類型的表面貼裝工藝封裝的IC晶片都優於過孔引線類型的封裝。BGA封裝的IC晶片同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細的間距通常總是代表性能的提高。
引線結構設計的一個重要特徵是管腳的分配。由於電感和電容值的大小都取決於信號或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。
電源和地管腳應該成對分配，每一個電源管腳都應該有對應的地管腳相鄰分佈，而且在這種引線結構中應該分配多個電源和地管腳對。這兩方面的特徵都將極大地降低電源和地之間的環路電感，有助於減少電源匯流排上的電壓瞬變，從而降低EMI。由於習慣上的原因，現在市場上的許多IC晶片並沒有完全遵循上述設計規則，然而IC設計和生產廠商都深刻理解這種設計方法的優點，因而在新的IC晶片設計和發佈時IC廠商更關注電源的連接。
理想情況下，要為每一個信號管腳都分配一個相鄰的信號返回管腳(如地管腳)。實際情況並非如此，即使思想最前衛的IC廠商也沒有如此分配IC晶片的管腳，而是採用其他折衷方法。在BGA封裝中，一種行之有效的設計方法是在每組八個信號管腳的中心設置一個信號的返回管腳，在這種管腳排列方式下，每一個信號與信號返回路徑之間僅相差一個管腳的距離。而對於四方扁平封裝(QFP)或者其他鷗翼(gull wing)型封裝形式的IC來說，在信號組的中心放置一個信號的返回路徑是不現實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的IC工藝技術可能採用不同的信號返回電壓。有的IC使用地管腳(如TTL器件)作為信號的返回路徑，而有的IC則使用電源管腳(如絕大多數的ECL器件)作為信號的返回路徑，也有的IC同時使用電源和地管腳(比如大多數的CMOS器件)作為信號的返回路徑。因此設計工程師必須熟悉設計中使用的IC晶片邏輯系列，瞭解它們的相關工作情況。
IC晶片中電源和地管腳的合理分佈不僅能夠降低EMI，而且可以極大地改善地彈反射(ground bounce)效果。當驅動傳輸線的器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能導致電路的失效或者故障。
IC封裝中另一個需要關注的重要問題是晶片內部的PCB設計，內部PCB通常也是IC封裝中最大的組成部分，在內部PCB設計時如果能夠實現電容和電感的嚴格控制，將極大地改善設計系統的整體EMI性能。如果這是一個兩層的PCB板，至少要求PCB板的一面為連續的地平面層，PCB板的另一層是電源和信號的佈線層。更理想的情況是四層的PCB板，中間的兩層分別是電源和地平面層，外面的兩層作為信號的佈線層。由於IC封裝內部的PCB通常都非常薄，四層板結構的設計將引出兩個高電容、低電感的佈線層，它特別適合於電源分配以及需要嚴格控制的進出該封裝的輸入輸出信號。低阻抗的平面層可以極大地降低電源匯流排上的電壓瞬變，從而極大地改善EMI性能。這種受控的信號線不僅有利於降低EMI，同樣對於確保進出IC的信號的完整性也起到重要的作用。
其他相關的IC工藝技術問題
積體電路晶片偏置和驅動的電源電壓Vcc是選擇IC時要注意的重要問題。從IC電源管腳吸納的電流主要取決於該電壓值以及該IC晶片輸出級驅動的傳輸線(PCB線和地返回路徑)阻抗。5V電源電壓的IC晶片驅動50Ω傳輸線時，吸納的電流為100mA；3.3V電源電壓的IC晶片驅動同樣的50Ω傳輸線時，吸納電流將減小到66mA；1.8V電源電壓的IC晶片驅動同樣的50Ω傳輸線時，吸納電流將減小到36mA。由此可見，在公式V=Ldi/dt中，驅動電流從100mA減少到36mA可以有效地降低電壓的瞬變V，因而也就降低了EMI。低壓差分信號器件(LVDS)的信號電壓擺幅僅有幾百毫伏，可以想像這樣的器件技術對EMI的改善將非常明顯。
電源系統的去耦也是一個值得特別關注的問題。IC輸出級通過IC的電源管腳吸納的電流都是由電路板上的去耦網路提供的。降低電源匯流排上電壓下降的一種可行的辦法是縮短去耦電容到IC輸出級之間的分佈路徑。這樣將降低“Ldi/dt”運算式中的“L”項。由於IC器件的上升時間越來越快，在設計PCB板時唯一可以實施的辦法是盡可能地縮短去耦電容到IC輸出級之間的分佈路徑。一種最直接的解決方法是將所有的電源去耦都放在IC內部。最理想的情況是直接放在矽基晶片上，並緊鄰被驅動的輸出級。對於IC廠商來說，這不僅昂貴而且很難實現。然而如果將去耦電容直接放在IC封裝內的PCB板上，並且直接連接到矽基晶片的管腳，這樣的設計成本增加得最少，對EMI控制和提高信號完整性的貢獻最大。目前僅有少數高端微處理器採用了這種技術，但是IC廠商們對這項技術的興趣正與日俱增，可以預見這樣的設計技術必將在未來大規模、高功耗的IC設計中普遍應用。
在IC封裝內部設計的電容通常數值都很小(小於幾百皮法)，所以系統設計工程師仍然需要在PCB板上安裝數值在0.001uF到0.1uF之間的去耦電容，然而IC封裝內部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是EMI的最主要來源。
傳輸線終端匹配也是影響EMI的重要問題。通過實現網路線的終端匹配可以降低或者消除信號反射。信號反射也是影響信號完整性的一個重要因素。從減小EMI的角度來看，串列終端匹配效果最明顯，因為這種方式的終端匹配將入射波(在傳輸線上傳播的原始波形)降低到了Vcc的一半，因而減小了驅動傳輸線所需的暫態吸納電流。這種技術通過減少“Ldi/dt”中的“di”項來達到降低EMI的目的。
某些IC廠商將終端匹配電阻放在IC封裝內部，這樣除了能夠降低EMI和提高信號完整性，還減少了PCB板上的電阻數目。檢查IC晶片是否採用了這樣的技術可以更加清楚IC的輸出阻抗。當IC的輸出阻抗同傳輸線的阻抗匹配時，就可以認為這樣的傳輸線實現了“串聯終端匹配”。值得注意的是串聯終端匹配的IC採用了信號轉換的反射模型。而在實際應用中如果沿傳輸線方向分佈有多個負載，並且有非常嚴格的時序要求，這時串聯終端匹配就可能不起作用。
最後，某些IC晶片輸出信號的斜率也受到控制。對大多數的TTL和CMOS器件來說，當它們的輸出級信號發生切換時，輸出電晶體完全導通，這樣就會產生很大的瞬間電流來驅動傳輸線。電源匯流排上如此大的浪湧電流勢必產生非常大的電壓瞬變(V=Ldi/dt)。而許多ECL、MECL和PECL器件通過在輸出晶體管線性區的高低電平之間的轉換來驅動輸出級，通常稱之為非飽和邏輯，其結果是輸出波形的波峰和波谷會被削平，因而減小了高頻諧波分量的幅度。這種技術通過提升運算式“Ldi/dt”中的信號上升時間“dt”項來減小EMI。
正確的佈局和元件選擇是控制EMI的關鍵
一、電壓調節器
最為普通的功率轉換器就是電壓調節器，主要包含：開關型、並聯型和線性調節器。線性和並聯型調節器的適用範圍很有限，其輸出電壓必須保持低於輸入電壓。另外，大多數開關調節器的效率也優於對應的線性或並聯型調節器。不過，線性/並聯型調節器的低雜訊和簡單性使它們相對於開關調節器更有吸引力。
最簡單的電壓調節器是並聯型調節器，它通過調節流過電阻的電流，使輸入電壓下降到一個穩定的輸出電平。齊納二極體具有類似功能，但齊納管中的功率消耗過大，且負載調整能力很差。有些並聯調節器允許利用分壓網路設定穩定電壓，但通常是作為一個功能模組出現在更為複雜的調節器或電源中。一般來講，並聯調節器適合於負載電流變化不大的低功耗系統。然而，這種狹窄的應用範圍可以通過增加一個有源調整元件（通常是一個雙極電晶體）而得以擴展，此時的並聯調節器就轉變為線性調節器。
線性調節器的輸入電流接近於輸出電流，它的效率（輸出功率除以輸入功率）接近於輸出/輸入電壓比。因此，壓差是一個非常重要的性能，因為更低的壓差意味著更高的效率。低壓差線性穩壓器（LDO）可作為一道屏障來隔離開關調節器產生的雜訊，在此用途中，LDO調節器的低壓差特性有利於改善電路的總體效率。如果線性或並聯型調節器的性能不能滿足應用要求，那麼設計者就必須轉而考慮開關型調節器。開關調節器或電源所產生的雜訊以傳導或輻射的形式出現，傳導型雜訊表現為電壓或電流形式，它們還可進一步分類為共模或差模傳播方式。更為複雜的是，連接線上有限的阻抗會將電壓/電流傳播轉換為電流/電壓傳播，另外差模/共模傳播也會產生出共模/差模傳播雜訊。
通過降低上述一種或多種傳播類型的雜訊可以使電路得到優化，傳導型雜訊對於固定安裝系統的影響往往比對可擕式系統更為嚴重。因為可擕式設備依靠電池工作，它的負載和能源沒有傳播傳導型雜訊的外部連接。從一般意義上講，各種開關調節器都是利用有源元件（電晶體和二極體）在儲能元件（電感器和電容器）之間往復傳送電流，最終實現源端電壓/電流到負載端電壓/電流的轉換。為方便描述，考慮一個採用MAX1653 DC-DC轉換控制器構成的典型同步整流、降壓型轉換器（圖1）。
降低傳導型雜訊的一種最直接的方法是：在輸入端連接低阻抗旁路電容。另外一種方式較為靈巧，更節省成本和線路板空間，即：在電源和轉換器之間增加電感器，確保必要的直流電流能夠不受阻礙地通過，但應確保轉換器在最高至環路的轉折頻率都有一個比較低的輸入阻抗（大多數DC-DC開關轉換器的環路轉捩點位於10kHz到100kHz間）。否則的話，輸入電壓的波動會導致輸出電壓不穩定。
輸出電容（COUT）上的紋波電流要比CIN上的低得多，不但幅度較低，並且（不同於輸入電容）電流是連續的，因此也就具有比較少的諧波成分。通常，每匝線圈都被一層絕緣物質覆蓋，這就在各匝線圈之間形成了一個小的電容。這些雜散電容串聯疊加後形成一個和電感相並聯的小等效電容，它提供了一條將衝擊電流傳導至COUT和負載的通路。這樣，開關節點處（LX）電壓波形的不連續跳變沿就會向COUT和負載傳送高頻電流，結果常常是在輸出電壓上形成毛刺，能量分佈於20MHz至50MHz範圍。
這種類型轉換器的負載常常是對於傳導雜訊敏感的微電子電路，不過幸運的是，轉換器的傳導雜訊在輸出端比起輸入端來更容易控制。和輸入端一樣，輸出傳導雜訊也可以利用低阻抗旁路或第二級濾波來加以控制。需要注意的是，第二級（後端）濾波器的使用應當謹慎。輸出電壓是控制環路中的一個控制變數，輸出濾波器給環路增益附加了延時或相移（或兩者），有可能使電路不穩定。如果一個高Q值LC後端濾波器被置於回饋點之後，電感器的電阻將會降低負載調整特性，並且瞬態負載電流會引起輸出振盪。降壓轉換器中的上述問題同樣存在於其他類型的開關轉換器中。
二、共模雜訊
按照定義，共模傳導雜訊在輸入或輸出端的兩條連接線上相位相同。一般來講，它僅對那些和大地有連接通路的固定系統造成影響。在一個帶有共模濾波器的典型離線式電源中（圖2），共模雜訊的主要產生源是MOSFET。MOSFET通常是電路中的主要耗能元件，很多情況下需要配散熱器。
TO-220器件的散熱片連接於MOSFET漏極，而大多數情況下，散熱器會向大地傳導電流。由於MOSFET與散熱器電氣隔離，它和大地之間具有一定的分佈電容。隨著它的打開和關斷，迅速變化的漏極電壓會通過分佈電容（CP1）向大地發送電流。由於交流電線和大地之間的低阻抗，這種共模電流會通過交流輸入流入大地。變壓器也會通過分佈于隔離的初、次級繞組間的電容（CP2A，CP2B）傳導高頻電流。這樣，雜訊會同時傳向輸出端和輸入端。圖2中，共模傳導雜訊被安置在噪音源（電源）和輸入或輸出之間的共模濾波器抑制。共模扼流圈（CML1，CML2）通常是在單一磁芯上按圖中所示極性繞制而成。負載電流和驅動電源的入線電流都是差模電流（電流由一條線流入另一條線流出）。在這種由單一磁芯繞制的共模扼流圈中，差模電流產生的磁場互相抵消，因此可以使用較小的磁芯，因為其中的儲能很小。許多為離線式電源設計的共模扼流圈採用空間上分離的線圈繞成。這種結構增加了一定的差模電感，這有助於降低傳導型差模雜訊。由於磁芯同時穿過兩組線圈，所以由差模電流和差模電感產生的磁場主要存在於空氣中而非磁芯中，這會導致電磁輻射。產生於電源所帶負載的共模雜訊會經由變壓器中的分佈電容（CP2A，CP2B），穿過電源向交流電網傳播。在變壓器中增加法拉第遮罩（初、次級之間的接地層）可以降低這種雜訊。
三、電場
由於電場存在於兩個具有不同電位的表面或實體之間，因此，只需要用一個接地的防護罩將設備遮罩起來，就可以相對容易地將設備內部產生的電場雜訊限制在遮罩罩內部。這種遮罩措施已被廣泛用於監視器、示波器、開關電源以及其他具有大幅度電壓擺動的設備。另外一種通行的做法是在線路板上設置接地層。電場強度正比於表面之間的電位差，並反比於它們之間的距離。舉例來講，電場可存在於源和附近的接地層之間。這樣，利用多層線路板，在電路或連線與高電位之間設置一個接地層，就可以對電場起到遮罩作用。不過，在採用接地層時還應注意到高壓線路中的容性負載。電容器儲能於電場中，這樣，當靠近一個電容器設置接地層時就在導體和地之間形成一個電容。導體上的大dV/dt信號會產生大傳導電流到地，這樣，在控制輻射雜訊的同時卻增大了傳導雜訊。
如果出現電場散射，來源最有可能位於系統中電位最高的地方。在電源和開關調節器中，應該注意開關電晶體和整流器，因為它們通常具有高電位，而且由於帶有散熱器，也具有比較大的表面積。表面安裝器件同樣存在這個問題，因為它們常常要求大面積線路板覆銅來幫助散熱。這種情況下，還應注意大面積散熱面和接地層或電源層之間的分佈電容。
四、磁場
電場相對比較容易控制，但磁場就完全不同了。採用高磁導率的物質將電路封閉起來可以起到類似的遮罩作用，但是這種方法實現起來非常困難而且昂貴。通常來講，控制磁場散射最好的辦法就是在源頭將其減至最小。一般情況下，這就要求你選擇那些磁輻射小的電感和變壓器。同樣重要的還有，在進行電路板佈局和連接線配置時要注意最大限度減小電流回路的尺寸，尤其是那些載有大電流的回路。大電流回路不僅向外輻射磁場，它們還增加了導線的電感，這會在載有高頻電流的線上引起電壓尖刺。
五、電感器
沒有電感或變壓器設計經驗的電路設計者傾向于選擇商品化的變壓器和電感。不過，瞭解一點磁性材料方面的知識將有助於設計者針對具體應用做出最適當的選擇。降低電感散射的關鍵是選用高磁導率的材料，以便使磁場局限於磁芯中而不向周圍空間散射。高磁導率介質不能儲存很多能量，所以，為了縮小電感尺寸，常常採用帶有氣隙的高磁導率磁芯。
六、佈局
元件的選擇對於控制EMI至關重要，但電路板的佈局和互連也具有同等重要的影響。尤其是對於高密度、採用多層電路板的開關電源，元件的佈局和走線對於電路的正常工作具有重要的影響。功率的切換可以在連接線上產生很大dV/dt和di/dt的信號，它可以耦合到其他連線上造成相容性問題。不過，只要在關鍵回路的佈局方面多加注意，就可避免相容性問題以及花費很大代價去對線路板進行修改。對於一個系統來講，輻射型和傳導型電磁干擾很容易區分，但具體到某快電路板或某段導線，問題就變得複雜了。相鄰連線之間會有電場的耦合，同時也會通過分佈電容傳導電流。同樣地，連線之間也會象變壓器一樣通過磁場發生耦合。這種相互作用可以利用集中元件進行描述，也可以採用電磁場理論進行分析。具體採用何種方法取決於系統的精確度要求。
在進行佈線時，應該保證接地層不向電路的敏感部分耦合雜訊。例如，輸入、輸出旁路電容就經常通過接地層傳輸電流，高頻電流對於敏感電路會產生不可忽視的影響。為避免這種問題，常常在電路板上採用獨立的層面，分別用於電源和信號的接地。將不同層面在單點連接，那麼，大功率接地層上的雜訊就不會注入到其他層面上去。這種做法類似於所有元件在單點接地的星形地（所有線條以“星”形彙聚至接地點），效果等同於採用獨立的功率和信號接地。
正確的佈局和元件選擇是控制EMI的關鍵
| 如何設計返馳式隔離電源 |
| 本文以FPS為例來介紹如何設計返馳式隔離電源。設計電源供應器基本上是很花功夫的工作，需要對許多變數反覆作演算與取捨。我們列出並說明一步一步的設計程序期望使設計電源供應器能容易一些。文章最後之輔助設計軟體FPS Design Assistant包含本文介紹之相關計算式，可讓設計過程更有效率。
設計步驟
若在多組輸出的狀況下，每組輸出所佔之比例係數為：
其中Po(n)為第N組之最大輸出，若電源供應器只有單組輸出則KL(n) =1，考慮最大輸入功率以選用適當的元件（如最適當的FPS）。
其中Dch是CDC電容充電工作週期如圖2所示。一般約為0.2。對全範圍電壓輸入(85∼265Vrms)，應設定ΔVDCmax為√2Vlinemin的10∼15％。
由ΔVDCmax，可知最大及最小之VDC
■步驟3決定最大之工作週期比（Dmax）：
得知施加在MOSFET的電壓會因Dmax減少而降低。但亦會增加施於二次側整流二級體之電壓。因此在有足夠的MOSFET耐壓條件下，可儘量設大Dmax之值，一般Dmax為0.45。
其中fs為切換頻率而KRF是漣波因素如圖3所示。在DCM工作模式時，KRF =1；在CCM工作模式時，KRF＜1。對全範圍輸入電壓，合理之KRF=0.3∼0.5。
檢查MOSFET之最大峰值電流是否低於FPS脈衝電流限流。
■步驟5決定適當鐵心及一次側最小繞線圈數：
如圖4所示Aw為鐵心窗戶面積、Ae為鐵心截面積。（單位為mm2）
其中Imin為FPS之限流值，Bsat為飽和磁通密度。若無參考資料Bmax可設為0.35∼0.4T。
■步驟6決定每一輸出之圈數：
而Np與Ns1各別為一次側與二次側作為參考輸出電壓之繞線圈數。Vo1為輸出電壓，VF1為位於二次側二級體之正向導通壓降。
而Vcc電源之輔助繞組之匝數為：
其中Vcc*為給Vcc之基準電壓、VFA為二級體之順向偏壓。因Vcc會隨著負載增加而增加，可設定Vcc*為在Vcc之啟動電壓值以避免在正常工作時觸發過壓保護。
其中AL為無間隙之AL值（單位是nH/turns2）
當繞線長大於1公尺時，電流密度基本為5A／mm2，若繞線圈數較少時，線長較短則電流密度我們可設在6-10A／mm2。避免使用線徑大於1mm之繞線以免繞線困難且意會造成嚴重的渦流損耗。對較大之電流輸出，應該使用多心線並繞以減少集膚效應。
■步驟8 根據耐電壓與電流規格選擇二次側之整流二級體：
■步驟9根據電壓與電流漣波選擇輸出電容：
其中Io(n) 為第n組輸出之負載電流。此漣波電流必須小於電容之漣波電流規格。
其中Co(n) 為第n組輸出電容值、 Rc(n) 為第n組輸出電容之等效電阻（ESR）。
其中Llk為一次側漏感、Vsn為snubber 在正常工作時之電容電壓、Rsn為snubber電阻。根據此功率損耗，應選擇適當額定功率之snubber電阻。而snubber電容的耐壓需大於反設電壓（VRO）。通常設Vsn比VRO大50∼100V。
通常5∼10％的漣波電壓是合理的。
因此施於MOSFET之最大電壓為：
Vdsmax應低於90％的MOSFET額定電壓。
一次側漏感的量測可先將所有其它輸出短路，然後讀取一次側電感值得到。得到的漏感值有較大些乃因為二次側的漏感反設至一次側。
因FPS採用電流控制模式如圖6所示，此迴授迴路形成一個極點（pole）及一個零點（zero）的補償線路。
其中VDC為直流輸入電壓，RL為受控制之輸出的總等效負載電阻，定義為Vol2Po。
當轉換器有超過一組輸出時，直流而低頻之控制到輸出轉換函數與總並聯輸出等效負載電阻成正比，可以圈數比的平方來調整。因此在（29）式中，使用等效電阻來取代Vol的實際負載電阻。
其中Ipk是峰值Drain極電流而VFB是既定工作條件下之迴授電壓。在（29）式中有一個右半平面之零點（wrz），因為右半平面之零點使相位減少90度，交越頻率（crossover frequency）需低於右半平面零點之頻率。
圖8顯示連續導通模式之flybac轉換器因負載改變，控制到輸出之轉換函數之變化。我們可看到低頻增益不隨負載電流大小改變。而在滿載條件下，右半平面零點有最低點。
在非連續導通模式下，使用PFS之flybac轉換器，控制到輸出之轉換函數如下：
其中：
圖9顯示非連續導通模式（DCM）之flyback轉換器因負載改變，控制到輸出之轉換函數之變化。與連續導通模式相反，非連續導通模式沒有右半平面零點且直流增益不隨輸入電壓而改變。我們可看到除了直流增益外，整個增益在滿載時最大。
圖6迴授補償網路轉換函數如下：
其中：
設計迴授電路時，當輸入電壓與負載電流有大範圍的變化，是不容易決定最惡劣狀況。極點、零點與增益隨工作條件移動，甚至轉換器隨負載電流減少或輸入電壓增加時，工作模式會從CCM進入DCM。一種簡單且實際的方法來處理此問題，就是針對低電壓輸入及滿載條件下設計足夠相位與增益空間（Phase Margin & Gain Margin）之迴授電路。
決定迴授線路之元件要求：
(b)電阻Rbias和RD一起搭配光耦合器與KA431，並需提供適當工作電流給KA431以確定足夠迴授電壓振幅。通常KA431之最低陰級端電壓與電流分別為2.5V與1mA，因此電阻Rbias和RD應設計來滿足下列條件：
其中Vop為光耦合器之二極體順向壓降，基本為1V，IFB為FPS之內部回迴授電流，基本為1Ma，如Vol=5V，則Rbias<1KΩ且RD<1.5KΩ。（ |
