| 如何設計返馳式隔離電源 |
| 本文以FPS為例來介紹如何設計返馳式隔離電源。設計電源供應器基本上是很花功夫的工作，需要對許多變數反覆作演算與取捨。我們列出並說明一步一步的設計程序期望使設計電源供應器能容易一些。文章最後之輔助設計軟體FPS Design Assistant包含本文介紹之相關計算式，可讓設計過程更有效率。
設計步驟
若在多組輸出的狀況下，每組輸出所佔之比例係數為：
其中Po(n)為第N組之最大輸出，若電源供應器只有單組輸出則KL(n) =1，考慮最大輸入功率以選用適當的元件（如最適當的FPS）。
其中Dch是CDC電容充電工作週期如圖2所示。一般約為0.2。對全範圍電壓輸入(85∼265Vrms)，應設定ΔVDCmax為√2Vlinemin的10∼15％。
由ΔVDCmax，可知最大及最小之VDC
■步驟3決定最大之工作週期比（Dmax）：
得知施加在MOSFET的電壓會因Dmax減少而降低。但亦會增加施於二次側整流二級體之電壓。因此在有足夠的MOSFET耐壓條件下，可儘量設大Dmax之值，一般Dmax為0.45。
其中fs為切換頻率而KRF是漣波因素如圖3所示。在DCM工作模式時，KRF =1；在CCM工作模式時，KRF＜1。對全範圍輸入電壓，合理之KRF=0.3∼0.5。
檢查MOSFET之最大峰值電流是否低於FPS脈衝電流限流。
■步驟5決定適當鐵心及一次側最小繞線圈數：
如圖4所示Aw為鐵心窗戶面積、Ae為鐵心截面積。（單位為mm2）
其中Imin為FPS之限流值，Bsat為飽和磁通密度。若無參考資料Bmax可設為0.35∼0.4T。
■步驟6決定每一輸出之圈數：
而Np與Ns1各別為一次側與二次側作為參考輸出電壓之繞線圈數。Vo1為輸出電壓，VF1為位於二次側二級體之正向導通壓降。
而Vcc電源之輔助繞組之匝數為：
其中Vcc*為給Vcc之基準電壓、VFA為二級體之順向偏壓。因Vcc會隨著負載增加而增加，可設定Vcc*為在Vcc之啟動電壓值以避免在正常工作時觸發過壓保護。
其中AL為無間隙之AL值（單位是nH/turns2）
當繞線長大於1公尺時，電流密度基本為5A／mm2，若繞線圈數較少時，線長較短則電流密度我們可設在6-10A／mm2。避免使用線徑大於1mm之繞線以免繞線困難且意會造成嚴重的渦流損耗。對較大之電流輸出，應該使用多心線並繞以減少集膚效應。
■步驟8 根據耐電壓與電流規格選擇二次側之整流二級體：
■步驟9根據電壓與電流漣波選擇輸出電容：
其中Io(n) 為第n組輸出之負載電流。此漣波電流必須小於電容之漣波電流規格。
其中Co(n) 為第n組輸出電容值、 Rc(n) 為第n組輸出電容之等效電阻（ESR）。
其中Llk為一次側漏感、Vsn為snubber 在正常工作時之電容電壓、Rsn為snubber電阻。根據此功率損耗，應選擇適當額定功率之snubber電阻。而snubber電容的耐壓需大於反設電壓（VRO）。通常設Vsn比VRO大50∼100V。
通常5∼10％的漣波電壓是合理的。
因此施於MOSFET之最大電壓為：
Vdsmax應低於90％的MOSFET額定電壓。
一次側漏感的量測可先將所有其它輸出短路，然後讀取一次側電感值得到。得到的漏感值有較大些乃因為二次側的漏感反設至一次側。
因FPS採用電流控制模式如圖6所示，此迴授迴路形成一個極點（pole）及一個零點（zero）的補償線路。
其中VDC為直流輸入電壓，RL為受控制之輸出的總等效負載電阻，定義為Vol2Po。
當轉換器有超過一組輸出時，直流而低頻之控制到輸出轉換函數與總並聯輸出等效負載電阻成正比，可以圈數比的平方來調整。因此在（29）式中，使用等效電阻來取代Vol的實際負載電阻。
其中Ipk是峰值Drain極電流而VFB是既定工作條件下之迴授電壓。在（29）式中有一個右半平面之零點（wrz），因為右半平面之零點使相位減少90度，交越頻率（crossover frequency）需低於右半平面零點之頻率。
圖8顯示連續導通模式之flybac轉換器因負載改變，控制到輸出之轉換函數之變化。我們可看到低頻增益不隨負載電流大小改變。而在滿載條件下，右半平面零點有最低點。
在非連續導通模式下，使用PFS之flybac轉換器，控制到輸出之轉換函數如下：
其中：
圖9顯示非連續導通模式（DCM）之flyback轉換器因負載改變，控制到輸出之轉換函數之變化。與連續導通模式相反，非連續導通模式沒有右半平面零點且直流增益不隨輸入電壓而改變。我們可看到除了直流增益外，整個增益在滿載時最大。
圖6迴授補償網路轉換函數如下：
其中：
設計迴授電路時，當輸入電壓與負載電流有大範圍的變化，是不容易決定最惡劣狀況。極點、零點與增益隨工作條件移動，甚至轉換器隨負載電流減少或輸入電壓增加時，工作模式會從CCM進入DCM。一種簡單且實際的方法來處理此問題，就是針對低電壓輸入及滿載條件下設計足夠相位與增益空間（Phase Margin & Gain Margin）之迴授電路。
決定迴授線路之元件要求：
(b)電阻Rbias和RD一起搭配光耦合器與KA431，並需提供適當工作電流給KA431以確定足夠迴授電壓振幅。通常KA431之最低陰級端電壓與電流分別為2.5V與1mA，因此電阻Rbias和RD應設計來滿足下列條件：
其中Vop為光耦合器之二極體順向壓降，基本為1V，IFB為FPS之內部回迴授電流，基本為1Ma，如Vol=5V，則Rbias<1KΩ且RD<1.5KΩ。（ |
星期二, 9月 04, 2012
印刷電路板佈局指導原則
技術報告：TR-040 王見名鄒應嶼
電力電子與運動控制實驗室 http://pemclab.cn.nctu.edu.tw/
國立交通大學 電機與控制工程研究所
前 言
隨著高科技領域的進步，電磁干擾(electromagnetic inference, EMI)的問題也日益增多。當半導體元件速度變得愈快、密度愈高時，雜訊也愈大。對印刷電路板(PCB)設計工程師而言，EMI的問題也日趨重要。忽視EMI佈局的設計工程師，將發現其設計不是在執行時無法與規格一致，就是根本無法動作。 藉由適當的印刷電路板佈局技術與配合系統化的設計方法，可預先避免EMI問題的干擾。 本文所列舉的電路板佈局指導原則雖非解決EMI問題的萬靈丹，但利用已證實的佈局方法，可有效的降低在以高頻微處理器/數位信號處理器為基礎的數位類比混合信號系統中的EMI干擾。
電磁干擾簡介
PCB的佈局原則
l 元件的放置
l 接地的佈局/接地雜訊的定義/降低接地雜訊
l 電源線的佈局與解耦/電源線的雜訊耦合/電源線濾波器 (power line filter)
l 信號的佈局
l 數位IC的削尖電容(despiking capacitor)
l 數位電路的雜訊與佈線
l 類比電路的雜訊與佈線
PCB 佈局降低雜訊的檢查要項
2. EMI 簡 介
2.1 雜訊的定義
雜訊係指除了所需的信號以外而出現在電路內的任何電氣訊號[Motchenbacher and Fitchen, 1973]，此定義並不包含內部的失真訊號－一種非線性的附屬品。所有電子系統都或多或少有些雜訊，但只有當雜訊影響到系統的正常執行時才會發生問題。
雜訊的來源可被歸類成三種不同的典型：
l 人為的雜訊源一數位電子、無線電傳輸、馬達、開關、繼電器等等。
l 天然的干擾一太陽黑子及閃電。
l 純質的雜訊源一從實際系統產生的相關隨機擾動，諸如熱雜訊和凸波雜訊。
我們應當瞭解，雜訊是不可能完全被去除的，但是經由適當的接地(grounding)、屏避(shielding)與濾波(filtering)，則可將其干擾儘量降低。對於一個良好的電路設計，預防勝於發生問題後的電路修改。在電路板的佈局即開始做好雜訊防治的工作，是建構高可靠度低雜訊電子系統的首要工作。
2.2 EMI的起源
EMI的來源包括微處理器、開關電路、靜電放電、發射器、暫態電源元件、電源以及閃電。在一個微處理器為基礎的電路板內，數位時序電路通常是寬頻帶雜訊的最大產生者，這所謂的寬頻帶即指分佈於整個頻譜的雜訊。隨著快速半導體以及更快的邊緣變化率的增加，這些電路可能產生高達300 MHz的諧波干擾，這些高頻諧波應予以遮蔽或濾除。
2.3 EMI 傳輸
瞭解雜訊如何傳輸有助於辨識電路內部的電磁干擾問題。雜訊的發生必需要有來源(source)、耦合路徑(coupling path)以及易感染的接收器(susceptible receptor) [Ott, 1988] ，這三者必需一起出現才會有EMI問題的存在，圖1說明EMI如何以耦合方式進入一個系統。因此，若是三者之一被排除於系統之外或被減少，干擾才會消失或降低。圖1是以馬達控制為例的EMI說明，其中功率級至馬達的線圈電流是產生EMI的來源，控制器的低階訊號(數位或類比信號)是易受干擾的接收器，耦合路徑則可能是經由傳導方式(經由電源或地線)或輻射方式。
圖1. EMI的雜訊源、傳導路徑與接收器
圖2. 以馬達控制為例的EMI傳導路徑
2.4 耦合路徑
雜訊會耦合到電路內的較明顯方式之一是透過電導體(傳導方式)。假如訊號線經過一個充滿雜訊的環境，訊號線將受感應拾取雜訊信號並傳至電路的其它部分，例如電源供應器的雜訊就會經由電源線而耦合至電路，如圖3所示。
圖3. 傳導耦合雜訊
耦合也會因電路中具有或使用共同阻抗(common impedance)而產生。圖4(a) 的兩個子電路因為有著共同的接地阻抗，因此會彼此影響。另外一種狀況則發生在兩個子電路共同使用同一個電源供應器，圖4(b)即為此種狀況。若是電路(一)突然產生較大的電流，則電路(二)的供應電壓將會因共用電源線間的共同阻抗與內阻而降低。從電路(二)流出之數位迥路電流會在共用之迴路阻抗產生高頻數位雜訊，此雜訊在電路(一)的迴路產生接地跳動，不穩定的接地會嚴重衰減低頻類比電路的訊號雜訊比，像是運算放大器和類比數位轉換器等等。這種藕合效應可藉由降低共同阻抗而減弱(加寬電源線的拉線寬度)，但內阻來自電源供應器則無法改變。此種狀況，在接地迴路的導線也有相同的效應，由此可知電源供應器的輸出阻抗(output impedance)也會影響電路對雜訊的抵抗能力。
圖4. 經由共同組抗而耦合的雜訊
雜訊的耦合也可經由電磁輻射的方式發生，此種狀況會發生在所有具有共同輻射電磁場的電子電路。電流改變就產生電磁波，這些電磁波會耦合到附近的導體並影響電路中的其他信號，如圖5所示。
圖5. 經由電磁輻射耦合的雜訊
2.5 接收器(receptor)
基本上所有的電子電路都會發射EMI同時又受到EMI的干擾，因此電子裝置的設計，應該既不受外在EMI干擾源的影響，本身也不應成為EMI的干擾源，此一設計理念即為電磁相容性(electromagnetic compatibility, EMC)。大多數電子設備的EMI是藉由傳導性方式接收，少數則來自無線電頻率之輻射接收。在數位電路中，最臨限(most critical)的信號通常最易受到EMI的干擾，例如重置、中斷以及控制線路信號。在類比電路中，類比低階放大器、信號轉換器、補償電路等，則對雜訊干擾最為敏感。
2.6 解決EMC的系統設計
電子設備的電磁相容性(EMC)應被視為系統規格來預先考慮而非事後補救。一個電子設備如果它與環境不會相互影響，即具備電氣相容性。如果設計工程師未能在設計初期及慎重考慮此一問題，那麼雖然因忽略EMI的設計而縮短了設計時間，並且完成功能測試而量產，然而在產品上市之後，不明的EMI干擾現象就非預期地出現了。這種產品危機的解決方法通常會受到相當的挫折，增加不必要的虛耗及產品後續改善時間的延長，這都浪費時間、金錢與耐性，其結果常導致產品的失敗。
EMC 應該如同其他被確認的系統規格一樣納入系統的裡設計規格，事實上有些機構，像是美國聯邦通訊委員會 (FCC)、軍方及國際性機構都為一般電腦設備設立標準，設計者應根據這些規格事先納入考慮，並設計產品原型加以測試。因此， EMC在系統設計時應優先考慮，而非在問題發生後才加東拼西湊的加以補救， EMC的系統設計應成為一種符合經濟效益的設計觀念。
電磁干擾的防治雖然有很多方法，但主要可歸納為兩種不同的型式：降低電磁干擾的散佈與提高增電磁干擾的免疫能力。經由適當的系統設計可以抑制電磁干擾的散佈；如果問題仍然持續，就得研究不同方式的遮蔽去包住發射體。電路對雜訊的敏感性可藉由電路設計的加強以及使用遮蔽物來降低電路對電磁干擾敏感性。以下有關 PCB 佈局技術的討論著重於以 PCB 的佈線原則來降低發射體雜訊的強度與提昇電路對雜訊的免疫能力。
3. PCB的佈局原則
3.1 元件的放置
PCB 佈局之前應先注意將元件放置(placement)在適當的位置，一方面需考慮電路板外部接線端子的位置，另一方面也需考慮不同性質的電路應予以適當的區隔。低階類比、高速數位以及雜訊電路(繼電器、高電流開關等等) 應加以分隔以降低子系統間的耦合。當放置元件時，應同時考慮子系統電路間的內部電路繞線，特別是時序及震盪電路。為了去除EMI的潛在問題，應該系統化的檢查元件放置與線路佈局，返覆檢視及修正佈線一直到確定所有的 EMI風險降低到最低為止，簡而言之，事先的防範是將低EMI干擾問題的首要原則。圖6說明不同性質電路的區隔概念。
圖 6. 將PCB上不同性質的電路予以隔離
3.2 接地的佈局
一個電子設備的設計關鍵即在於具有強韌的與可靠的電源系統，而接地佈局尤為其中關鍵。事實上，接地可視為所有好的PCB設計的基礎。大部分的EMI問題皆可藉由良好的接地來解決。
3.3 接地雜訊的定義
降低地線雜訊對系統影響的關鍵在於瞭解產生接地雜訊的機制。接地雜訊的主要關鍵在於所有的地線都有些微的阻抗，對所有的電路而言，電流都必須流經地線，那些有限的接地阻抗電就會在地線上產生壓降，這些壓降則會耦合到相關的電路而形成雜訊。
由於傳輸線具有電感性(雜散電感)，因此線上的瞬間突波電流(surge current)，將引發極大的脈衝電壓。電感的端電壓與其流過之電流有下列關係：
高頻率數位系統當電晶體開關時曾產生突波電流；類比系統則在負載電流改變時產生瞬間的電流變化。舉例來說，一個閘在"ON"而載有4 mA的電流時，突然開關切到"OFF"且現在載有0.6 mA的電流，假設開關時間為4 msec，載有450 mH的電感信號的導體，此時所產生的電壓突波為：
如同稍早提到的，較快速的系統產生較快的上升時間；假設在一個產品生命週期中的下一個設計具更快速的時鐘頻率，如果新邏輯的上升時間是舊的兩倍，則新設計的雜訊也是舊的二倍強度。大部分的數位系統較類比系統具有更高的雜訊免疫力。接地系統的低階雜訊會嚴重的影響類比系統低階訊號放大器的訊號品質，雜訊也會因共同阻抗而耦合到其它相關電路，圖7說明在共同阻抗情況下的信號耦合傳導方式。
圖 7. 共同阻抗耦合
圖7 中兩個信號匯合端的電壓分別產生自類比與數位的子電路系統，由於共同阻抗Z3使得兩者彼此分享產生的雜訊，在系統接地點和匯合點之間，將產生一個偏移(offset)。在數位系統中，此偏移將成為是動態的雜訊，且會影響到類比電路低階訊號的高頻響應。
3.4 降低接地雜訊
一個設計良好的接地系統其優點是課在不增加元件成本的前提下提高係同的電磁相容性。一個良好的接地系統的基本目標是降低流過接地阻抗的電流所產生的雜訊電壓。因此，設計接地系統時，一個基本的問題是，電流如何在系統中流動?靜音和雜訊的接地迴路是否混雜在一起？
根據系統使用的電路類型與工作頻率，設計具有低阻抗路的接地迴路。大部分以為處理器為主的系統都含有高頻數位邏輯與低階類比電路，有些系統甚至具有易產生雜訊的繼電器和高電流開關。如同前面所提到的，這些電路應該予以區隔且接地迴路不能混雜一起，相似的電路應該放置在一起。
高速數位電路必須對所有的迴路提供低阻抗的線路；設計接地系統要儘可能包含很多的平行接地線路，這會減少接地迴路的電感。此概念推至極至，即形成接地平面；雖然接地平面能最有效的降低接地雜訊，但多層PCB將提高成本，因此必須整體考量，決定採行的方式。
如果接地平面不夠經濟，那就使用單點接地。單點或星狀接地連結所有接地繞線到終端接地點，此法可降低系統間的共同阻抗。雖然由於空間的限制，使得此法在實際佈線時可能造成困難，但降低共同阻抗則是設計的基本原則。
導體電感與其直徑或寬度成反比但正比於其長度。減少電感要儘可能使用短和寬的繞線，以45度的繞線取代90度以減少傳輸反射。
我們應當記住電流最後終會流回源端，在某些電路板佈局中，不適當的電路佈局會形成一個種對電磁輻射極為敏感的大迴路，並將雜訊耦合到接地系統中。一般規則是儘可能減少接地迴路(ground loop)的尺寸，圖8為二層PCB單點接地系統的例子。圖9是一個具有三種不同接地系統的印刷電路板地線佈線配置，其中包含了較易產生雜訊的電路(on board switching power supply, relay, base drive, high-current switching devices)、低階類比訊號處理電路(A/D, D/A, analog filter)、高頻數位電路(MCU, DSP, memory)，這三種不同性質電路的地線，應當分別拉線、彼此隔離，再以單點方式予以連接。
圖 8. 單點接地的電源系統
圖 9. 一個具有三種不同接地系統的印刷電路板地線佈線配置
圖 10. 印刷電路板的網狀地線配置
3.5 電源線的佈局與解耦
PCB 的地線佈局完成之後，接下來就是電源線的佈局。若空間許可，電源線應與地線平行，但從實際觀點而言，此點未必可行。電源線的雜訊通常可藉由適當的電源濾波電容與解耦電容將之濾除，網狀的地線(或接地平面)較網狀的電源線更為重要，因此佈局時，應優先考慮地線的佈局，其次再考慮電源線的佈局。以下說明一些電源線雜訊抑制的方法[Ott, 1988, pp. 286-292]。
圖 11. 電源線的瞬間突波電流 (a) 未加 (b) 加上解耦電容
3.6 電源線的雜訊耦合
PCB上的邏輯閘開關時，在電源線上會產生暫態的脈衝電流，由於電源線多少具有微小的電感性，如圖11(a)所示，因此在電源端產生雜訊干擾。電源線的電感可藉由多層PCB(電源平面)來降低，或使用較慢的邏輯降低開關的速度，但前者將增加成本，而後者則降低了系統的性能。在使用雙層PCB的前提下，電源線的雜訊干擾可藉由解耦電容來降低。
PCB的解耦電容可分為兩類，一類是置於IC旁的削尖電容(despiking capacitor)，另一類則是置於電源端的大型解耦電容(bulk decoupling capacitor)。 IC旁的削尖電容其特質為容量小、頻寬高，目的在於提供IC開關時的瞬間脈衝電流。但這些電容也需補充瞬間所損失的電荷，這就必須藉由PCB電源輸入端的大型解耦電容來補充電荷，其等效電路如圖11(b)所示，放置的位置則如圖10所示。
電源端的大型解耦電容其數值雖然不是非常關鍵，但至少應10倍於所有IC削尖電容的總和，也應放置於PCB的電源輸入端。小的0.l F電容也可應用於電源端與之並聯以去除高頻雜訊，這些電容應該儘量靠近電源端。通常15到20個邏輯IC即需一個大型解耦電容，若PCB上有較多的IC，則每15到20個邏輯IC附近就應適當的放置一個大型解耦電容。
對於以MCU為主的PCB來說，一個大型解耦電容(bulk decoupling capacitor)通常已足夠。良好的解耦電容應具有較小的等效串連電感，鉭電解電容(tantalum electrolytic capacitor)或金屬化多碳電容(metalized polycarbonate capacitor)都有較小的內部電感(internal inductance)，是適當的選擇，但鋁電解電容(aluminum electrolytic capacitor) 的內部電感通常遠高於前者，因此不適宜作為電源解耦電容。
圖12. 數位IC解耦電容的安置與佈線
3.7 數位IC的削尖電容(despiking capacitor)
數位IC旁的削尖電容其特質為頻寬高915-150 MHz)、容量小(470-1000 pF)，目的在於提供IC開關時的瞬間脈衝電流。削尖電容並非愈大愈好，符合上述條件的最小電容，即是最佳選擇，儘量少用大於0.1mF的電容。數位IC的頻率愈高，則電容愈小。0.l mF電容用在高達l5 MHz的系統頻率，若超過l5 MHz以上，就使用0.0l mF的電容。高頻寬、低電感的碟狀陶瓷電容(disk ceramic capacitor)或是多層陶瓷電容(multilayer ceramic capacitor)適合用來做為IC間的削尖電容。DRAM由於需要refresh charge，因此需要較大的削尖電容，通常256 K的DRAM需要0.l mF的削尖電容。
儘可能將電容靠近IC擺置，Vcc和GND腳位在晶片的對面端之標準會形成對EMI敏感的迴路，如果IC的電源端靠近則迴路是相當小的，圖12說明一個典型邏輯IC的電容擺置，把電容放在Vcc和GND的中間位置。
3.8 電源線濾波器 (Power Line Filter)
如果需要進一步濾除電源線的雜訊，可使用LC或p 濾波器(圖13)，儘量將濾波器靠近元件，而將其它的信號繞線在濾波器的附近。
圖13. 電源濾波器
陶鐵磁珠(ferrite bead)也可用來濾掉不想要的系統高頻雜訊[Ott, 1988, pp. 152-156]，它們提供一種較便宜的方式來增加高頻衰減，但對直流或低頻訊號則不會造成訊號的衰減，對於消除l MHz以上的雜訊最為經濟有效。陶鐵磁珠的阻抗通常低於l00Ω，主要應用於低阻抗的電源電路，如電源供應器、C級功率放大器、諧振電路與SCR開關電路等。如果單珠未能有效濾除高頻雜訊，也可將多珠串連或多繞幾圈，但須注意圈數的增加，將提高雜散電容，這對高頻雜訊的濾除是不利的。陶鐵磁體珠子是圓柱形且能在導體上滑動，用在電源供應器時，應將磁珠靠近PCB的電源輸出端，如圖14所示。
圖14. 抑制高頻雜訊的ferrite bead安置於電源供應器PCB的電源輸出端
3.9 信號佈局
電源線與地線佈局完之後，接下來的就是信號線的佈局了。在佈局數位和類比混合信號的PCB時，勿將數位和類比信號混雜，電路板上的數位電路、類比電路、以及易產生雜訊的電路應予以區隔，8如圖所示。試著先繞線最為敏感的線路，並去除電路間的耦合路徑。通常與數位電路或雜訊產生電路介面的低階類比電路最容易受到干擾，在繞線時應格外謹慎。
3.10 數位電路的雜訊與佈線
類比電路的雜訊通常來自於電路板的外部，然而數位電路的雜訊則往往由內部產生，因此如何降低內部雜訊是數位電路板佈線的首要考量因素。
在MCU為主的系統中最敏感的信號是時序、重置和中斷線路，震盪器在開機時尤為敏感。千萬不要將這些線路與高電流開關線路平行，如此易於被電磁交互耦合信號破壞。此效應容易破壞MCU經由中斷碼的執行，引起非預期的重置或中斷。時序信號受到干擾，將造成失相(lose phase)使整個系統失去同步，由於MCU的執行是依據適當的時鐘脈波，因此不要期望它們能在EMI的干擾下恢復正常操作。
震盪器或陶瓷共振時鐘是一種RF電路，必須繞線以減少它的發射位準及敏感性。圖15以一個震盪器或陶瓷共振器與DIP包裝的例子來說明，儘量將震盪電路的配置靠近MCU，若是震盪器或陶瓷共振器的本體很長，就放在PCB之下並將包裝接地。如果震盪器在PCB之外，就將MCU放在離PCB連接器的附近，不然，就將MCU儘量擺近震盪器以縮短繞線距離。震盪線路的地線應該連接元件可能使用最短繞線的接地腳位，電源和接地腳應該直接繞線到PCB的電源部分。圖16 說明PCB 挈b的?/FONT> I/O接地與I/O電纜線的解耦電容佈線方式。
3.11 類比電路的雜訊與佈線
低階信號(low-level signal)容易受到數位信號的干擾；如果類比和數位信號必須混雜，要確定彼此的線路相交成90度角，這將會降低交互耦合(cross coupling)的效應。
如果類比電路的signal reference未與數位線路隔離的話，類比-數位轉換器的訊號會受到嚴重的干擾，因此不可將數位電源和接地直接輸入類比-數位轉換器的signal reference線路。這些腳位應直接繞線自母板的電源端之參考電壓，此電壓參考腳位應用 l K歐姆的電阻和l.0 mF電容來濾波。
圖 15. 石英或陶瓷共振電路的線路佈局
圖 16. PCB『乾淨的I/O』接地與I/O電纜線的解耦電容佈線方式
4. PCB 佈局降低雜訊的檢查要項
以下列出在量產線路板之前的詳細檢查表，這些檢查項目是集合巿場經驗以及實作應用的經典[Montrose, 1996; Ott, 1988]。
4.1 抑制雜訊源
n 在符合設計規格的前提下，使用最低頻率的時鐘以及最和緩的上升時間。
n 如果時鐘電路在電路板外，則將相關之時序電路(如MCU)靠近連接器，否則，就放在母板中間。
n 將震盪器平放於PCB並接地。
n 儘可縮小時序信號的迴圈區域。
n 將數位I/O驅動器(digital I/O driver)放置於PCB外緣。
n 將進入PCB的信號予以適當濾波。
n 將離開PCB的雜訊信號予以適當濾波。
n 使用碟狀陶瓷電容(disk ceramic capacitor)或是多層陶瓷電容(multilayer ceramic capacitor) 做為數位邏輯IC的削尖電容。
n 儘量將數位IC之despiking capacitor靠近IC旁邊。
n 使用排線包裝的OP放大器，將"+"端接地，以"-"端作為輸入信號端。
n 提供適當的突波阻尼(surge absorber)給繼電器線圈。
n 使用45度角(圓弧更佳)的繞線以取代90度角來減少高頻輻射。
n 如果需要，在產生高頻雜訊的電源線用feed-through capacitor連接外部。
n 如果需要，在產生高頻雜訊的電源線串接陶鐵磁珠(ferrite bead)以濾除高頻雜訊。
n 將shield cable兩端均接地(但並非作為地線)，以降低電磁輻射。
4.2 減少雜訊耦合
n 如果經濟許可，使用多層電路板來分開PCB上不同性質的電路。4層板PCB，通常外面的兩層為訊號，中間兩層為電源層(power layer)與地線層(ground layer)。如電路板為數位類比混合電路，應將數位與類比的跑線分別佈線，最後再將地線予以單點連接。
n 對單層及雙層線路板使用單點電源和接地的佈局。如採用雙層線路板製作以微處理器為基礎的控制板(數位類比混合電路)，則應特別注意數位與類比電路『電源線』與『地線』的佈局。
n 選用晶片組以縮短時序的傳輸線。
n 將digital I/O晶片組安置於PCB邊緣並靠近連接器。
n 高速邏輯閘僅限用於特定功能之電路。
n 對電源和接地使用寬繞線。
n 保持時序繞線、匯流排和晶片致能與I/O腳位和連接器分隔開。
n 儘量將數位信號線路(尤其是時鐘信號)遠離類比輸入和電壓參考腳位。
n 當與混合信號轉換器並用時，勿將數位和類比線路相交，信號的繞線要彼此遠離。
n 分隔雜訊與低階類比訊號腳位。
n 將時序信號與I/O信號垂直繞線。
n 將時序電路遠離I/O訊號線。
n 儘量使敏感腳位的長度愈短愈好。
n 用寬扁的繞線處理重要的線路，並在繞線的每一邊採用接地保衛環。
n 勿將敏感的訊號線與高電流、快速交換信號並行。
n 縮短解耦電容的腳位長度。
n 高頻線路應保持短而直接。
n 縮短時序與其他週期性信號的繞線長度。
n 避免繞線於震盪器和其它對雜訊極度敏感的電路之下。
n 過濾任何進入包含敏感線路的訊號線。
n 當低階信號與雜訊腳位位於同一個連接器上時，例如扁狀電線(flat cable)，儘量將之分離並以地線置於其間。
n 避免低階(low-level)、低頻(low-frequency)電路的接地迴路(ground loop)。
n 將雜訊線扭絞(twisted)以抵消相互間之耦合與電磁輻射。
n 使用所有IC內的電源和接地腳位，勿空接。
4.3 降低雜訊吸收
n 儘量避免任何信號迴圈，否則就減少迴圈範圍。
n 分隔信號、雜訊和硬體電源和接地。
n 使用可選擇頻率的濾波器來應用。
n 連接所有未用到的輸入到電源或接地。
n 在所有的類比參考電壓加旁路電容。
n 將管狀電容(tubular capacitor)的外圍箔片接地。
n 將電解電容並聯一個高頻電容。
n 對高效率類比及混合信號ICS不要使用IC座。