星期三, 2月 06, 2013

TTL與CMOS




TTL與CMOS的邏輯準位
TTL與CMOS都是數位積體電路的一種,為了保證個
家廠商的產品能夠在一個電路中相互使用,所以必須界定一些電氣規格提供廠商依循,而邏輯準位是數位系統能夠正確運作的依據,以下的表格規定了TTL與CMOS的輸入與輸出位準。
image
例S1-1
某TTL輸入端測量電壓為3.2V,請問這是屬於邏輯「0」還是邏輯「1」?
答:3.2V>2.0V,在VIH之上故為邏輯「1」。
例S1-2
某CMOS使用5V電源,輸入端測量電壓為3.2V,請問這是屬於邏輯「0」還是邏輯「1」?
答:3.2V/5V=0.64,未及70% VDD以上也不在30% VDD以下,故非邏輯「1」也不是邏輯「0」,此電壓意味著送出3.2V的元件故障或電路設計錯誤。
TTL與CMOS的雜訊免疫性(Noise Immunity)
TTL的VOL 普通約為0.2V最差時為0.4V,而VIL 只要在0.8V以下即可,所以當一個TTL輸出VOL 到另一個TTL時可以忍受0.4V的雜訊干擾,因為VOL 本身的0.4V加上雜訊的0.4V為0.8V還在VIL 的判斷之內。同理,TTL輸出VOH 到另一個TTL時同樣可以忍受0.4V的雜訊干擾,因為VOH -VIH =2.4V-2.0V=0.4V。
CMOS電源VDD為5V時的VOH約為5V, VIH為0.7 VDD =3.5V,此時VOH -VIH =5V-3.5V=1.5V,而VOL約為0V, VIL為0.3 VDD =1.5V,VIL -VOL =1.5V-0V=1.5V,故CMOS在電源VDD =5V時的雜訊容忍電壓為1.5V,我們發現CMOS比TTL的雜訊容忍電壓大多了。
雜訊容忍電壓的計算為VOH -VIH 或VIL-VOL較小者
image









沒有留言:

張貼留言