Clock Skew：時鐘信號偏移，或稱時脈偏移

　在 IC 晶片裏，一條路徑的信號延遲 (Path delay) 時間是由邏輯
閘所造成的延遲 (Gate delay) 和繞線長短所引起的延遲 (Wire delay) 所構成：Path delay = Gate delay + Wire delay。在次微米的製程 (1.0um以下)，元件小型化造成邏輯閘延遲降低，而繞線延遲卻因走線寬度變窄，走線電阻值提高而升高，造成的 clock skew 的問題變得無法再忽略。在同步序向電路裏，各正反器的 clock 是接在一起的，所以各正反器是同步改變狀態，但因佈線、繞線延遲的問題導致各正反器之 clock 有相位差（clock skew，各正反器之clock沒同時 high、low 變化），而有可能造成電路動作不正常。